Karta katalogowa IC 4040, wyprowadzenia, zastosowanie

Technicznie IC 4040 jest 12-stopniowym binarnym chipem licznika tętnień, w prostych słowach urządzeniem, które będzie wytwarzać obliczoną opóźnioną częstotliwość wyjściową w odpowiedzi na każdy impuls zastosowany na jego wejściu zegarowym. To opóźnienie jest zwiększane z szybkością 2 ^ (n), gdzie n jest kolejnością wyprowadzeń w sekwencji jego wyjść.

Główne specyfikacje techniczne

Główne cechy i specyfikacje układu scalonego można rozumieć następująco:

W pełni buforowane 12 wyjść, które dzielą zegary wejściowe z prędkością 2 ^ (n), gdzie n = kolejność wyprowadzeń począwszy od Q0 do Q11.

Powyższe sekwencjonowanie wyjść następuje w odpowiedzi na każde opadające zbocze zegara zastosowane na jego wyjściu CP wejścia zegara. Układ scalony równie skutecznie zareaguje nawet na stosunkowo wolno opadający impuls zegara.

Pojedyncze wejście asynchronicznego głównego resetu (MR), które resetuje wszystkie wyjścia do zera, gdy stosowana jest logika wysoka, podczas gdy logika stała niskiego poziomu umożliwia IC pozostanie aktywny.

Układ scalony staje się w pełni sprawny przy napięciu Vdd już od 3 V i zachowuje stałą charakterystykę działania nawet przy napięciach około 15 V.

Przyjrzyjmy się parametrom, których nie należy przekraczać w przypadku IC 4040

• Napięcie zasilania (Vdd) = zwykle od 3 V do 15 V, przy czym 18 V to maksymalne ograniczenie.
• Napięcie wejściowe (Vi) = napięcie, które może być przyłożone do wejść takich jak CP, MR itp. Powinno być typowo poniżej Vdd lub co najwyżej = Vdd + 0,5 V
• Optymalny wymagany prąd roboczy = 50 mA, ponieważ zaangażowanych jest tak wiele wyjść i każde wyjście

Szczegóły wyprowadzeń

Powyższy schemat przedstawia konfigurację wyprowadzeń układu IC 4040, można je ocenić zgodnie z:

Wyprowadzenia Q0 do Q11 są wyjściami układu scalonego.

1. Vss to pin uziemienia.
2. Vdd to dodatni pin.
3. MR to reset pinów
4. CP to wejście zegara.

Sekwencja czasowa

Przeanalizujmy teraz sekwencję taktowania wyjściowego układu IC 4040. Jak pokazano na poniższym schemacie, możemy zobaczyć i zrozumieć następujące szczegóły:

Dopóki wejście MR jest wysokie, wyjścia IC nie generują odpowiedzi. Jak tylko osiągnie stan niski, układ scalony zaczyna odpowiadać i zliczać zegar wejściowy na wejściu CP.

Pierwszy styk wyjściowy Q0 przechodzi w stan wysoki po taktowaniu 2 ^ (n) w CP, to jest = 2 ^ (0) = 1, co oznacza, że ​​Q0 staje się wysokie na opadającym zboczu pierwszego impulsu i spada w dół w odpowiedzi na opadające zbocze kolejny zegar i tak dalej.
Podobnie Q1 przechodzi w stan wysoki po 2 ^ (1) = 2, co oznacza, że ​​przechodzi w stan wysoki, gdy tylko zostanie wykryte zbocze opadające drugiego zegara i obniża się na zboczu opadającym czwartego kolejnego zegara i tak dalej.

Identycznie Q2 przechodzi w górę i w dół po 2 ^ (2) = opadających zboczach czwartego zegara i tak dalej.

Powyższa sekwencja jest kontynuowana aż do Q11, w odpowiedzi na podtrzymane wejścia zegara na CP.

Oznacza to, że jeśli załóżmy, że CP jest taktowany impulsem 1 Hz, Q11 osiągnie stan wysoki po 2 ^ 11 sekundach lub po 2048 sekundach, czyli około 34 minutach, wyobraź sobie tylko zakres opóźnienia, który można osiągnąć, po prostu zwiększając wejście zegara o sekundy, a może minuty.

Wskazówki dotyczące aplikacji

Z powyższej szczegółowej analizy arkusza danych IC 4040 możemy wywnioskować, że układ scalony jest zwykle odpowiedni do wszystkich zastosowań, które obejmują wymagania dotyczące podziału częstotliwości lub wymagania dotyczące generowania opóźnionego okresu czasu.

Dlatego może stać się szczególnie odpowiedni do zastosowań w obwodach dzielnika częstotliwości, długich czasomierzach, migaczach i innych podobnych zastosowaniach.